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Hitachi

株式会社 日立情報通信エンジニアリング

Verilog-HDLやVHDLによるRTLレベルのLSI開発をしたいお客さまへ、プロジェクトメンバのレベルに応じたカリキュラムと実践的な記述方法や関連ツールの利用方法を解説いたします。

  • 設計者のレベルに応じた早期立上げ

HDLを利用した設計工程で「機能設計」から「タイミング解析」までの各工程に必須の"実践的な技術"を当社の利用経験に基づいて提供します。

主な対象
LSI開発メーカー
提供形態
コンサルティング、業務受託
価格
詳しくは当社担当営業までお問い合わせください。
*交通費、宿泊料などはお客さまのご負担となります。

資料請求・お見積もり・ご相談は、こちらからお気軽にお問い合わせください。

導入効果

  • RTLによる設計経験のない方でも短期間で修得し利用できるようになります。

主な特長

設計生産性向上を考えた実践的な教育

  • 講座の構成として基礎編から応用編までを段階的に分け設計者のレベルに合わせた教育をします。
  • “設計経験に基づく実践的な技術”を踏襲した実践的なカリキュラムを提供します。

サービスの流れ

ステップ1:お問い合わせください

当社担当営業までお問い合わせください。お客さまのご要求をお聞きし、カリキュラム構成、開催場所、費用などのご説明に伺います。

ステップ2:当社からのご提案

お客さまのご要求に合わせて提案します。

HDL教育サービス

カリキュラム概要

カリキュラム概要

HDL(VHDL/Verilog-HDL)を利用した設計工程で「機能設計」から「タイミング解析」までの各工程に必須の"実践的な技術"を当社の利用経験に基づいて提供します。「入門」から「事例」まで、「HDLが初めての設計者」および「リーダ・管理者」までレベルに応じて選択できる教育カリキュラムです。

カリキュラム内容

HDLの効率的な記述方法、関連ツールの効果的な利用方法について、実際の使用経験に基づいて 選択した必須技術を、基礎から応用まで具体例で提供します。
システムLSI設計におけるタイミング対策にフォーカスした話題を提供いたします。

カリキュラム内容
  カリキュラム内容 ポイント 時間(日数)
座学 演習
1 Verilog-HDL利用設計
(基礎編)
  • HDL(VHDL/Verilog-HDL)を使い、論理を記述できる。
  • 論理シミュレータ、論理合成ツールで“ASIC設計が可能”であることを実感できる。
6h(1.0) 6h(1.0)
2 Verilog-HDL利用設計
(応用編)
6h(1.0) 6h(1.0)
3 VHDL利用設計
(基礎編)
  • HDL(VHDL/Verilog-HDL)を使いこなし実際の設計ができる。
  • 自分でツールを操作しASICが設計ができる。
6h(1.0) 6h(1.0)
4 VHDL利用設計
(応用編)
6h(1.0) 6h(1.0)
5 システムLSI設計メソドロジー タイミング設計編 タイミングを意識した機能設計、設計環境の構築ができる。 6h(1.0) 6h(1.0)
6 タイミング解析編 6h(1.0) -
7 UNIX基本コマンド HDLもUNIXも初めての設計者に必須のUNIXコマンドを習得できる。 1h -
*
講座内容の充実を図るためカリキュラムの一部を変更する場合がございます。あらかじめご了承ください。

お問い合わせ

資料請求・お見積もり・ご相談は、こちらからお気軽にお問い合わせください。